4ch同時サンプリング 14bit 500MSps　ADコンバータ

機能	高機能デジタルダウンコンバータ機能（DDC）が不要帯域を削減し、FPGA処理量とPC転送帯域を最適化。 シンプルなシステム構成で高速データ収集が可能になります。（TI社製ADC3469採用） ※FPGAとのIFは一般的なLVDS SERDESなので、JESD204の様な専用IPは不要です。
型番と価格	HSAD500D　\255,000（税別）
ボード仕様書	sepc_HSAD500D.pdf
FPGA-IF	パラレルDDR-LVDS または SERDES （最大1Gbps) , 最大30レーン。
汎用I/Oコネクタ	FPGA-IOピン52本を2mm pt. 30ピンコネクタ2個に変換（1.2V～3.3V対応、LVDSには非対応） (DF11コネクタ）
アナログ入力仕様	・差動/シングルエンド入力に対応　最大2Vpp　50Ωインピーダンス入力　 ・AC/DC結合に対応　（TI社製LMH5401採用） ・抵抗値の変更により最大ゲイン12dB（最大入力500mVpp)に対応
アナログ入力コネクタ	MMCXコネクタ　シングルエンド/差動、 （製品出荷時、シングルエンド、AC結合）
基板サイズ、重量	110 x 110 (mm)、　65g
その他	・デジタルゲイン最大6dB ・クロックシンセサイザでサンプリング周波数の調整が可能 ・FPGAからSPI制御でADCの設定が可能 ・対応FPGAボード　AX-Card7/SX-Card7/AU-Cardの場合、AU-Card/25E1のみ対応